面向未來通信算法的多核處理器存儲系統(tǒng)設計與實現(xiàn).pdf_第1頁
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文檔簡介

1、頻譜資源已經嚴重影響到下一代無線通信的發(fā)展。如何有效提高無線通信中有限的頻譜資源利用率，成為了未來無線通信技術需要解決的關鍵問題。臟紙編碼技術(Dirty Paper Coding，DPC)由于能很好的達到無線通信系統(tǒng)的容限，而成為未來通信的關鍵技術。DPC算法是一種典型的計算密集型應用，具有高度的數據并行性特征，DPC算法基本操作滿足生產者-消費者模式。處理器是研究通信算法的核心，目前對多核處理器的研究多數是面向桌面和高性能服務器等較

2、寬范圍應用領域，而無法滿足通信算法對處理器平臺的需求。面向未來通信算法的多核處理器是一款特別針對通信算法研究而設計的高性能新型體系結構處理器，該處理器能支持同時多線程(SMT)和單指令流多數據流(SIMD)，能有效實現(xiàn)DPC算法的功能和性能評測，研究成果對下一代無線通信技術發(fā)展具有很大的理論和實際意義。本課題組在深入研究了DPC算法和多核處理器體系結構的基礎上，提出了一種新型并行體系結構，并對單芯片多核處理器(CMP)中關鍵技術進行研究

3、。
　　本文在深入研究了DPC算法對訪存需求特征與多核處理器存儲系統(tǒng)設計相關基礎上，承擔了面向未來通信算法的多核處理器存儲系統(tǒng)設計的部分工作。本文設計了共享二級存儲的多級層次存儲結構。為了擴展物理地址空間，本文設計實現(xiàn)了分離的數據存儲管理單元(MMU)。本文設計實現(xiàn)了一級私有Cache(L1-Cache)結構。DPC算法對數據空間訪問頻繁，存在不規(guī)則訪存的數據局部性，數據處理符合生產者-消費者處理模型。針對該算法既需要傳統(tǒng)Cach

4、e作為片上共享緩存，又需要便箋存儲器(ScratchPad Memory，SPM)作為片上共享存儲的多訪存特征，本文設計了共享混合的L2-Cache/SPM存儲結構，有效降低了訪存延遲，提高了CMP存儲系統(tǒng)的性能。使用verilog HDL對存儲系統(tǒng)的部分設計完成了RTL描述，然后在基于VCS軟件模擬器平臺上完成了對存儲系統(tǒng)的RTL仿真，保證了設計工作的正確性。最后使用Design Complier邏輯綜合工具在某公司90nm工藝庫下對

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