面向RSA的密碼芯片硬件體系結(jié)構的研究.pdf

1、信息安全在當前的社會生活中成為人們越來越關心問題，而保證信息安全的核心--加解密技術無疑是當前信息安全領域的研究熱點。如何高效快速地實現(xiàn)當前廣泛應用的RSA加解密算法是保證信息安全的關鍵。本文利用余數(shù)系統(tǒng)的數(shù)值表征形式，在課題組多年積累的基于傳輸觸發(fā)架構的可配置可擴展處理器設計方法學基礎上，實現(xiàn)了兼具高數(shù)據(jù)吞吐率、低硬件資源開銷和支持多種密鑰長度等優(yōu)點的RSA加解密協(xié)處理器。
　　 本文首先對實現(xiàn)RSA加解密流程的具體算法進行了

2、討論和優(yōu)化。采用了基于余數(shù)系統(tǒng)(RNS)的RSA加解密實現(xiàn)算法，并對RNS蒙哥馬利模乘算法進行了數(shù)據(jù)并行度的分析，進一步根據(jù)可配置可擴展處理器的硬件特性，對基于余數(shù)系統(tǒng)的蒙哥馬利模乘以及模冪算法進行了重新調(diào)度，最大限度的揭示其數(shù)據(jù)級并行度。在此基礎上，選用了特殊的RNS基，使得在RNS域下的模乘、模加等操作的復雜度大大降低。并在這種特殊的基形式下，提出了余數(shù)系統(tǒng)數(shù)值表征形式和傳統(tǒng)二進制數(shù)值表征形式之間的相互轉(zhuǎn)換算法，解決了困擾余數(shù)系統(tǒng)實

3、現(xiàn)的另一個關鍵問題。
　　 其次，對基于傳輸觸發(fā)架構的RSA密碼協(xié)處理器進行架構設計和功能單元的定制。利用傳輸觸發(fā)架構在匯編代碼層次上的細粒度數(shù)據(jù)傳輸可見的優(yōu)勢，消除了部分讀后寫和寫后寫等數(shù)據(jù)相關，充分挖掘了指令級并行性。設計了可重構的模乘累加陣列，以加速RSA加解密的核心運算-RNS蒙哥馬利模乘，同時在模乘累加陣列設計了可重構的專用數(shù)據(jù)通路，降低了總線負載，提高了硬件資源利用率。并對協(xié)處理器的互聯(lián)網(wǎng)絡進行了裁剪，僅保留需要數(shù)據(jù)