基于LVDS總線的信號采集模塊的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、本文研制的測試儀是用于被測設(shè)備上數(shù)字量變換器、指令變換器、測量綜合控制器單機(jī)生產(chǎn)時的調(diào)試和測試，一方面為被測設(shè)備提供模擬、數(shù)字、指令等信號源、并接收被測設(shè)備編幀后的的數(shù)據(jù)，判斷被測設(shè)備的工作及運(yùn)行狀態(tài)，另一方面對彈上各種傳感器信號經(jīng)匹配裝置變換后的信號進(jìn)行采集、存儲，事后對其分析，為對被測設(shè)備的性能評價提供依據(jù)。測試儀以背板LVDS環(huán)網(wǎng)總線和模塊化插卡結(jié)構(gòu)設(shè)計(jì)，本文對測試儀中模擬信號采集、存儲模塊進(jìn)行設(shè)計(jì)。
　　通過對任務(wù)要求的分

2、析，設(shè)計(jì)了多通道數(shù)據(jù)采集、存儲模塊的實(shí)現(xiàn)方案，提出了多通道數(shù)據(jù)采集電路設(shè)計(jì)中必須解決的關(guān)鍵技術(shù)－抑制通道串?dāng)_的方法；設(shè)計(jì)了實(shí)現(xiàn)多通道信號采集存儲模塊的輸入阻抗匹配、信號調(diào)理、通道切換、模數(shù)轉(zhuǎn)換、邏輯時序、數(shù)據(jù)存儲及LVDS接口電路；實(shí)現(xiàn)了32路模擬信號的高速無串?dāng)_采集。設(shè)計(jì)中以FPGA作為整個硬件電路的中心邏輯控制單元，減少了由分離器件組成的外圍電路，有效地提高了系統(tǒng)的可靠性。該儀器采用了板卡式配置結(jié)構(gòu)，具有快速組建、維護(hù)便捷、硬件復(fù)用