基于引線框架的射頻多芯片組件封裝技術研究.pdf

1、多芯片組件(Multi-Chip-Module，簡稱MCM)封裝可以實現不同硅片上的芯片集成，是實現電子系統(tǒng)多功能化、高性能化、低成本化與小型化的有效技術之一。本文研究基于傳統(tǒng)引線框架的多芯片組件封裝技術，以明顯提升多芯片組件封裝的高頻性能。在采用傳統(tǒng)的引線框架技術進行多芯片組件封裝設計時，會遭遇到兩大瓶頸:①、傳統(tǒng)引線框架內部結構不規(guī)則，引腳細長且密度高，導致高頻寄生效應突出，限制了其高頻性能;②、鍵合線結構進一步限制了使用帶寬。

2、r>　　本文針對上述兩大瓶頸開展了研究:①、設計了一種基于共面?zhèn)鬏斁€理論的引線框架結構:結合經典的共面?zhèn)鬏斁€理論與傳統(tǒng)的框架設計，優(yōu)化信號引腳的寬度及其與兩側接地引腳的間距，實現了常規(guī)共面?zhèn)鬏斁€結構。②、在常規(guī)共面?zhèn)鬏斁€結構的基礎上，分析了兩種不同的介質環(huán)境對信號通道傳輸阻抗的影響，提出了級聯共面?zhèn)鬏斁€結構，仿真結果表明，級聯共面?zhèn)鬏斁€結構的最高工作頻率為8.7GHz@S11=-15dB，14.9GHz@S21=-1dB;而傳統(tǒng)框架結構

3、的最高工作頻率為1.4GHz@S11=-15dB，6.8GHz@S21=-1dB，級聯共面?zhèn)鬏斁€結構明顯提升了引線框架的可封裝帶寬。③、建立了基于準靜態(tài)寬頻傳輸線理論的鍵合線模型，在50GHz的帶寬內，與全波電磁場仿真結果相比，基于該模型仿真時，S11的最大誤差為1.08dB，S21的最大誤差為2.56dB;而基于傳統(tǒng)集總參數模型仿真時，S11的最大誤差為34.70dB，S21的最大誤差為11.28dB，在不明顯增加仿真時間的情況下，改

4、善了仿真精度。④、改進設計了一種共面鍵合線結構，當鍵合線間距設置為0.05mm時，改進型共面鍵合線結構的最高工作頻率為4.3GHz@S11=-15dB，7.9GHz@S21=-1dB;而等間距設置下的常規(guī)共面鍵合線結構的最高工作頻率為2.9GHz@S11=-15dB，6.5GHz@S21=-1dB。
　　基于論文的工作，設計了一種射頻多芯片組件封裝，實現了具有共面?zhèn)鬏斁€結構的引線框架和多芯片組件封裝模型，并完成封裝制作和樣品測試。