ADPCM語音解碼芯片的研究與設(shè)計(jì).pdf

1、本文主要完成一個(gè)ADPCM(自適應(yīng)差分脈沖編碼調(diào)制)語音解碼芯片的研究與設(shè)計(jì)。在文中給出了一種將壓縮的ADPCM格式語音信號(hào)進(jìn)行解碼,然后利用脈沖寬度調(diào)制技術(shù)(PWM)將解碼后的信號(hào)轉(zhuǎn)化為脈沖寬度調(diào)制波,以此直接驅(qū)動(dòng)喇叭發(fā)出聲音。而相對(duì)于傳統(tǒng)的采用權(quán)電流D/A(數(shù)/模轉(zhuǎn)換)進(jìn)行合成語音的輸出方式,該P(yáng)WM語音輸出方式具有輸出功耗少、工藝適應(yīng)能力強(qiáng)、設(shè)計(jì)穩(wěn)定可靠等優(yōu)點(diǎn)[1]。
　　本文的主要任務(wù)是:首先分析了ADPCM語音解碼的原理

2、,并結(jié)合了脈沖寬度調(diào)制(PWM)技術(shù)對(duì)解碼后的PCM語音信號(hào)進(jìn)行合成語音的輸出,同時(shí)對(duì)其理論進(jìn)行了詳細(xì)的分析與研究,而且對(duì)其可行性進(jìn)行了論證;第二、在該芯片設(shè)計(jì)中加入兩個(gè)控制信號(hào)端:IO1和IO2,把以ADPCM格式存儲(chǔ)的語音劃分成四個(gè)語音段,IO2的優(yōu)先級(jí)別高于IO1,通過不同的輸入來播放不同語音段的語音信號(hào);并用Verilog HDL硬件描述語言對(duì)該芯片進(jìn)行具體的設(shè)計(jì);第三、用FPGA(現(xiàn)場(chǎng)可編程邏輯陣列)硬件驗(yàn)證的方式來證明利用P

3、WM技術(shù)實(shí)現(xiàn)全數(shù)字的語音輸出是可行的,從實(shí)驗(yàn)的結(jié)果可以證明該芯片的行為級(jí)描述的正確性,從而使該語音芯片以全數(shù)字的形式來實(shí)現(xiàn);第四、將通過硬件驗(yàn)證后的硬件描述語言綜合成門級(jí)電路并進(jìn)行優(yōu)化;最后,根據(jù)所設(shè)計(jì)的門級(jí)電路規(guī)模選定采用5V、0.5μm的雙層金屬N阱硅柵CMOS工藝,嚴(yán)格按照工藝要求和設(shè)計(jì)規(guī)則編寫相應(yīng)的工藝文件、DRC、Extract、LVS文件,其版圖采用全定制的方法用手工布局布線來完成,在最大的程度上優(yōu)化版圖的面積和性能,并對(duì)各