0.15微米高速邏輯電路器件優(yōu)化與良率提升

1、 申請上海交通大學工程碩士學位論文 申請上海交通大學工程碩士學位論文 0.15 微米高速邏輯電路器件優(yōu)化與良率提升 0.15 微米高速邏輯電路器件優(yōu)化與良率提升 學 校：上海交通大學 院 系：微電子學院學 校：上海交通大學 院 系：微電子學院 學 號：1052102139學 號：1052102139 工程碩士：周慶萍 工程領域：軟件工程（集成電路方向） 導 師Ⅰ：黃其煜工程碩士：周慶萍 工程領域：

2、軟件工程（集成電路方向） 導 師Ⅰ：黃其煜 導 師Ⅱ：陸峰 導 師Ⅱ：陸峰 上海交通大學微電子學院 上海交通大學微電子學院 2007 年 10 月 13 日 藝為研究對象，通過理論分析和實驗驗證來調整工藝參數(shù)，比如改進離子注入的濃度和后段隔離層的 HDP（高密度電漿）沉積程式，從而成功實現(xiàn)了對 0.15 微米高速邏輯電路的器件特性的優(yōu)化和良率的提升。 首先，針對器件電性參數(shù)的分析發(fā)現(xiàn)目前主要存在兩個問題，其一是橫向與縱向器件的電性

3、參數(shù)不相匹配，其二是 NMOS 的漏電流偏大。于是，綜合現(xiàn)有工藝制程的特點，與成熟的 0.15 微米邏輯制程比較，發(fā)現(xiàn)橫向縱向器件的電性參數(shù)不匹配是由 LDD （淺摻雜漏極） 注入時比較明顯的“陰影效應”產生的。我們調整了離子注入的程式，使用四次旋轉離子注入方式替代原先的離子注入方式，解決了橫縱器件的電性參數(shù)不匹配問題。而對于 NMOS 漏電流偏大的問題，則首先調整了 LDD 和Pocket 離子注入的濃度，然后通過對后段隔離層的工藝調

4、整，改變了晶圓的彎曲情況，使器件在沉積后受比較小的張應力的影響，從而成功減小了 NMOS 的漏電流。 通過以上對器件的優(yōu)化，良率已經提升到了 40%左右，但仍然沒有達到量產的標準，需要作進一步提升。于是，我們又對后段工藝進行了改進。通過分析與實驗，我們成功調整了隔離層 HDP 沉積的工藝參數(shù)，從而消除了金屬內連線的損傷和金屬間的隔離層空洞，使產品良率從40%提升到 70%以上，達到了客戶的要求。 最終我們通過實現(xiàn)對 0.15 微米高速邏