基于FPGA的脈沖神經網絡加速器的設計.pdf

1、隨著物聯網的飛速發(fā)展和電子產品的日益普及，智能硬件對計算能力和信息處理的實時性提出了更高的要求。與計算機相比，生物大腦的工作頻率低、并行度高、容錯能力強，能高效地完成各種實時任務。為了提高智能硬件的計算效率，生物神經網絡的概念廣泛應用于計算機系統(tǒng)的設計。脈沖神經網絡(Spiking Neuron Network，SNN)是一種基于離散神經脈沖原理進行信息處理的人工神經網絡，本文提出了一種基于FPGA的靈活可配神經網絡加速器架構，支持神經

2、網絡拓撲結構、連接權值的靈活配置。
　　本文首先簡單介紹了生物神經元的行為，選擇簡單的LIF(Leaky Integrate and Fire，LIF)模型作為神經元的基本模型，并在算法層對LIF數學模型進行公式分解和浮點轉定點的優(yōu)化，以適于FPGA的硬件實現。采用事件驅動作為神經元的驅動方式以提高SNN計算的實時性，減少存儲資源的浪費。
　　其次介紹了SNN加速器的硬件設計，包括整體硬件架構、單個LIF神經元的設計、LIF

3、神經元的流水線設計、SNN分類策略以及片上存儲資源的使用優(yōu)化。制訂了傳輸協(xié)議以保證神經網絡配置數據的正常傳輸。利用VSC仿真工具驗證SNN加速器的功能。在實現過程中采用時分復用技術將硬件中實現的8個物理神經元復用為256個邏輯神經元。采用三級流水線架構計算神經元模電壓，以提高神經元數據處理效率。
　　然后介紹了SNN驗證平臺MINSOC的總體架構和工作原理，包括內核OR1200、Wishbone總線協(xié)議、SPI自啟動電路和SDRA

4、M控制器的介紹。
　　最后采用手寫數字識別的應用對實現的SNN加速器的功能和性能進行驗證。構建手寫數字識別網絡架構，采用MNIST數據集作為測試樣例，采用XC6SLX45 CSG324 FPGA實現整個神經網絡架構，工作頻率可達50MHz，識別準確率高達93％。SNN加速器模擬一個神經元行為需要20ns，完成所有神經元更新的時間為640ns，處理速度比實際的生物神經元處理脈沖刺激約快1600倍。SNN加速器的性能略優(yōu)國外同類型加速