一種超薄SOI橫向高壓器件的研究與設計.pdf

1、SOI(Silicone On Insulator)即絕緣體上的硅具有漏電小、速度快、功耗低的優(yōu)點，是集成電路的重要發(fā)展方向。但是，SOI高壓器件在高壓方面的應用仍然受著器件縱向耐壓的限制，并且在探索高耐壓的同時往往會使器件的比導增大。本文針對橫向高壓器件存在的耐壓與比導的矛盾關系，根據(jù)SOI介質場增強普適理論，加上超結、線性變摻雜技術、場板技術等基本原理，研究設計了高壓器件。
　　本研究主要內(nèi)容包括：⑴在本結構中，N型漂移區(qū)分為

2、兩段：靠近漏端區(qū)域采用部分超薄頂層硅，厚度為0.14μm，采用薄硅層可以提高SOI器件的縱向擊穿電壓；在靠近源端區(qū)域并不需要承受太高的耐壓，因此采用厚SOI層，厚度為1μm，硅層厚度增大，為開態(tài)電流提供更廣闊的電流路徑，從而降低器件的比導通電阻。并且，對超薄頂層硅和厚SOI層分別采用橫向線性變摻雜技術，由于厚SOI層區(qū)域的硅層厚度和平均表面電場強度均要小于薄硅層，所以其漂移區(qū)的濃度和梯度均低于超薄頂層硅，更好的調制各自的表面電場分布，同

3、時產(chǎn)生額外的電荷來消除襯底輔助耗盡效應。最后，本結構設計了兩層源級場板，與襯底形成對稱結構，分別輔助耗盡漂移區(qū)，進一步增大漂移區(qū)的摻雜濃度，降低比導。采用Tsuprem4工藝仿真優(yōu)化器件參數(shù)，漂移區(qū)長度為75μm和65μm的部分超薄SOI LDMOS得到的最高耐壓為959V和796V。然后，設計工藝流程和版圖，流片，測試。測試結果為，漂移區(qū)長度為75μm和65μm的部分超薄SOI LDMOS最高耐壓分別為977V、888V。⑵在上面結構

4、的厚硅層區(qū)疊加上超結，利用漂移區(qū)線性變摻雜技術消除襯底輔助效應引起的電荷非平衡現(xiàn)象，將 SOI介質場增強理論和超結結合在一起，在不影響器件耐壓的同時進一步降低比導。采用Tsuprem4工藝仿真優(yōu)化器件參數(shù)，設計工藝流程，在版圖繪制中通過設計超結的形貌優(yōu)化超結帶來的影響，最后進行了流片和測試。測試結果為，漂移區(qū)長度為75μm和65μm的部分超結SOI LDMOS最高耐壓分別為970V、886V。與第一種結構測試結果相比可得，加入超結并沒影