軟件無線電數字下變頻技術的研究及FPGA實現.pdf

1、作為模數轉換器和數字信號處理單元之間的橋梁，數字下變頻被認為是軟件無線電接收端的核心部件之一。其功能是將采樣量化后的高采樣率的中頻信號進行頻譜搬移、降采樣率、濾波等處理后變?yōu)榈筒蓸勇实幕鶐盘?，送給后端數字信號處理器完成相應的解碼解調等一系列基帶信號的處理。因此數字下變頻系統性能的好壞直接決定整個接收端系統是否能夠有效工作。
　　論文首先著重闡述了本課題的研究背景——軟件無線電技術及其系統實現的理想結構與可行性結構，分析了數字下變

2、頻在SDR接收系統實現結構中的重要性;之后介紹了目前SDR平臺的研究現狀與發(fā)展趨勢，再次說明了本文研究的意義;隨后著重敘述了目前數字下變頻的主流實現方法及其性能影響因素。
　　本文主要針對下變頻系統性能的影響因素，研究了FPGA實現下變頻系統的方法，基于模塊化的設計思想，將該系統的數字邏輯電路分為三大主要功能模塊:時鐘及復位管理、混頻以及多級抽取濾波。對于混頻模塊中數控振蕩器的設計，結合Matlab計算的高效性和參數化硬件設計的適

3、用性，設計了參數化的高速全流水線式CORDIC算法模型，基于該算法實現了實時計算性較強的數控振蕩器，以便實現高速混頻，且針對4倍中頻采樣結構單獨提出了簡單高效的混頻處理方法;對于半帶濾波器的實現，針對現有分布式算法實現結構存在的問題，提出了位并行的流水線式結構，提高處理時鐘最高頻率;對于級聯積分梳狀濾波器的設計，采用了逐級剪除的位寬截斷的方法進行處理，以便降低系統對FPGA硬件資源的占用率。
　　為驗證本文設計的可實現性和正確性，

4、首先利用Matlab編程驗證該系統設計及算法的可行性，然后利用Xilinx ISE12.3平臺，采用VerilogHDL對本文的數字下變頻系統進行了RTL級數字邏輯設計，使用Modelsim SE6.5對系統各個主要模塊分別進行了仿真驗證。整個下變頻系統經過系統級功能仿真后，下載到FPGA上進行了實現。最終將采樣時鐘頻率為200 MHz、中心頻率為30 MHz的測試信號應用于項目硬件板上實現的該下變頻系統，進行在線測試驗證。仿真及硬件測