eda數(shù)字鐘課程設(shè)計(jì)

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1、　　課程設(shè)計(jì)報(bào)告　　課程名稱： EDA技術(shù)與應(yīng)用 　　設(shè)計(jì)題目：數(shù)字鐘設(shè)計(jì) 　　數(shù)字鐘設(shè)計(jì)　　摘要 : 系統(tǒng)使用EDA技術(shù)設(shè)計(jì)

2、了數(shù)字鐘，采用硬件描述語(yǔ)言VHDL按模塊化方式進(jìn)行設(shè)計(jì)，然后進(jìn)行編程，時(shí)序仿真等。利用VHDL語(yǔ)言完成了數(shù)字鐘的設(shè)計(jì)。該數(shù)字鐘能實(shí)現(xiàn)時(shí)、分、秒計(jì)數(shù)的顯示功能，且以24小時(shí)循環(huán)計(jì)時(shí)。整個(gè)系統(tǒng)結(jié)構(gòu)簡(jiǎn)單，使用方便，功能齊全，精度高，具有一定的開(kāi)發(fā)價(jià)值。　　關(guān)鍵字: 數(shù)字鐘；EDA；VHDL；　　一、設(shè)計(jì)要求</p&

3、gt;　　1.1、時(shí)鐘功能　　設(shè)計(jì)一個(gè)具有時(shí)、分、秒計(jì)時(shí)的數(shù)字鐘電路，計(jì)時(shí)采用24小時(shí)制。小時(shí)、分鐘可調(diào)的數(shù)字鐘。　　1.2、準(zhǔn)確性要求　　設(shè)計(jì)出的時(shí)鐘電路要確保高精度的要求，每天的誤差不得超過(guò)一秒。</p&g

4、t;　　二、數(shù)字鐘的基本原理　　1、具有時(shí)、分、秒計(jì)數(shù)顯示功能，以24小時(shí)循環(huán)計(jì)時(shí)。其中SECOND模塊為60進(jìn)制BCD碼計(jì)數(shù)電路，實(shí)現(xiàn)秒計(jì)時(shí)功能；MINUTE模塊為60進(jìn)制BCD碼計(jì)數(shù)電路，實(shí)現(xiàn)分計(jì)時(shí)功能；HOUR模塊為24進(jìn)制BCD碼計(jì)數(shù)電路，實(shí)現(xiàn)小時(shí)計(jì)時(shí)功能。　　2、有驅(qū)動(dòng)8位七段共陰極掃描數(shù)碼管的片選驅(qū)動(dòng)信號(hào)輸出和七段碼輸出

5、。SELTIME模塊產(chǎn)生8位數(shù)碼管的掃描驅(qū)動(dòng)信號(hào)SEL[2..0]和時(shí)鐘顯示數(shù)據(jù)（動(dòng)態(tài)顯示）DAOUT[3..0]。DELED模塊則為數(shù)碼管顯示時(shí)鐘數(shù)據(jù)的7段譯碼電路。　　三、方案論證　　3.1、數(shù)字鐘的基本組成　　數(shù)字鐘實(shí)際上是一個(gè)對(duì)標(biāo)準(zhǔn)頻率（1HZ）進(jìn)行計(jì)數(shù)的計(jì)數(shù)電路，其

6、基本組成電路如下圖所示：　　圖3.1 數(shù)字鐘原理圖　　圖（1）中，秒沖發(fā)生器產(chǎn)生秒脈沖，作為圖中各個(gè)計(jì)數(shù)器的脈沖信號(hào)。分、秒計(jì)數(shù)器要求設(shè)計(jì)為六十進(jìn)制計(jì)數(shù)器；時(shí)計(jì)數(shù)器則設(shè)計(jì)為二十四進(jìn)制計(jì)數(shù)器。時(shí)、分、秒的計(jì)時(shí)結(jié)果分別送入譯碼器中，經(jīng)譯碼器翻譯后，共由六個(gè)LED數(shù)碼管顯示出結(jié)果。因此，使用計(jì)數(shù)器作為計(jì)時(shí)電路是可以實(shí)現(xiàn)的。<p&

7、gt;　　四、各功能模塊　　4.1、小時(shí)計(jì)時(shí)功能　　實(shí)現(xiàn)程序如下：　　library ieee;　　use ieee.std_logic_1164.all;

8、;　　use ieee.std_logic_unsigned.all;　　entity hour is　　port(reset,clk : in std_logic;　　daout : out std_logic_vector(7 downto 0));

9、　　end hour;　　architecture behav of hour is　　signal count : std_logic_vector(3 downto 0);　　signal counter : std_logic_vector(3 downto 0);

10、;　　begin　　p1: process(reset,clk)　　begin　　if reset='0' then 　　count<="00

11、00"; 　　counter<="0000"; 　　elsif(clk'event and clk='1') then　　if (counter<2) then　　if (count=9) then&l

12、t;/p>　　count<="0000";　　counter<=counter + 1;　　else　　count<=count+1;　　end if

13、;　　else　　if (count=3) then　　count<="0000";　　counter<="0000";

14、　　else　　count<=count+1;　　end if; 　　end if;　　end if;

15、end process;　　daout(7 downto 4)<=counter;　　daout(3 downto 0)<=count;　　end behav;　　圖4.1 時(shí)計(jì)時(shí)功能模塊　　4.2

16、、分計(jì)時(shí)功能　　實(shí)現(xiàn)程序如下：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;&

17、lt;p>　　entity minute is　　port(reset,clk,sethour: in std_logic;　　daout : out std_logic_vector(7 downto 0);　　enhour : out std_logic);

18、end minute;　　architecture behav of minute is　　signal count : std_logic_vector(3 downto 0);　　signal counter : std_logic_vector(3 downto 0);<p

19、>　　signal carry_out1 : std_logic;　　signal carry_out2 : std_logic;　　begin　　p1: process(reset,clk)　　begin&l

20、t;/b>　　if reset='0' then 　　count<="0000"; 　　counter<="0000"; 　　elsif(clk'event and clk='1

21、') then　　if (counter<5) then　　if (count=9) then　　count<="0000";　　counter<=counter + 1;<b&

22、gt;　　else　　count<=count+1;　　end if;　　carry_out1<='0';　　else<

23、;p>　　if (count=9) then　　count<="0000";　　counter<="0000";　　carry_out1<='1';　　else</b&

24、gt;　　count<=count+1;　　carry_out1<='0';　　end if; 　　end if;　　end if;</

25、b>　　end process;　　p2: process(clk)　　begin　　if(clk'event and clk='0') then　　if (co

26、unter=0) then　　if (count=0) then　　carry_out2<='0';　　end if; 　　else

27、　　carry_out2<='1'; 　　end if;　　end if;　　end process; 　　daout(7 downto 4)<=counte

28、r;　　daout(3 downto 0)<=count;　　enhour<=(carry_out1 and carry_out2) or sethour;　　end behav; 　　圖4.2 分計(jì)時(shí)模塊

29、　　4.3、秒計(jì)時(shí)功能　　實(shí)現(xiàn)程序如下;　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all

30、;　　entity second is　　port(reset,clk,setmin : in std_logic;　　daout : out std_logic_vector(7 downto 0);　　enmin : out std_logic);

31、　　end second;　　architecture behav of second is　　signal count : std_logic_vector(3 downto 0);　　signal counter : std_logic_vector(3 downto 0);<

32、/p>　　signal carry_out1 : std_logic;　　signal carry_out2 : std_logic;　　begin　　p1: process(reset,clk)<b

33、>　　begin　　if reset='0' then 　　count<="0000"; 　　counter<="0000"; 　　elsif(clk'event a

34、nd clk='1') then　　if (counter<5) then　　if (count=9) then　　count<="0000";　　counter<=counter + 1;&l

35、t;p>　　else　　count<=count+1;　　end if;　　carry_out1<='0';　　else&l

36、t;/p>　　if (count=9) then　　count<="0000";　　counter<="0000";　　carry_out1<='1';

37、　　else　　count<=count+1;　　carry_out1<='0';　　end if; 　　end if;

38、　end if;　　end process;　　daout(7 downto 4)<=counter;　　daout(3 downto 0)<=count;　　enmin<=carry_out1 or setmin;

39、;　　end behav;　　圖4.3 秒計(jì)時(shí)模塊　　4.4、alert模塊　　實(shí)現(xiàn)程序如下：　　Library IEEE;　　use IEEE.std_logic_

40、1164.all;　　use ieee.std_logic_unsigned.all;　　entity alert is　　Port(　　clkspk : in std_logic;　　sec

41、ond : in std_logic_vector(7 downto 0);　　minute : in std_logic_vector(7 downto 0);　　speak : out std_logic;　　lamp : out std_logic_vector(8 downto 0));

42、;　　end alert;　　architecture behav of alert is　　signal divclkspk2 : std_logic;　　begin　　p1: process(clkspk)&

43、lt;/p>　　begin　　if (clkspk'event and clkspk='1') then　　divclkspk2<=not divclkspk2;　　end if;

44、　　end process;　　p2: process(second,minute)　　begin　　if (minute="01011001") then　　case s

45、econd is　　when "01010001"=>lamp<="000000001";speak<=divclkspk2;　　when "01010010"=>lamp<="000000010";speak<='0';&

46、lt;/p>　　when "01010011"=>lamp<="000000100";speak<=divclkspk2;　　when "01010100"=>lamp<="000001000";speak<='0';

47、　　when "01010101"=>lamp<="000010000";speak<=divclkspk2;　　when "01010110"=>lamp<="000100000";speak<='0';<p&g

48、t;　　when "01010111"=>lamp<="001000000";speak<=divclkspk2;　　when "01011000"=>lamp<="010000000";speak<='0';　　when

49、"01011001"=>lamp<="100000000";speak<=clkspk;　　when others=>lamp<="000000000";　　end case;<b

50、>　　end if;　　end process;　　end behav;　　圖4.4 alert模塊　　4.5、DELED模塊　　實(shí)現(xiàn)程序如下;

51、　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY DELED IS　　PORT(　　S: IN STD_LOGIC_VECTOR(3 DOWNTO 0);

52、　　A,B,C,D,E,F,G,H: OUT STD_LOGIC);　　END DELED;　　ARCHITECTURE BEHAV OF DELED IS　　SIGNAL DATA:STD_LOGIC_VECTOR(3 DOWNTO 0);<

53、;p>　　SIGNAL DOUT:STD_LOGIC_VECTOR(7 DOWNTO 0);　　BEGIN　　DATA<=S;　　PROCESS(DATA)　　BEG

54、IN　　CASE DATA IS　　WHEN "0000"=>DOUT<="00111111";　　WHEN "0001"=>DOUT<="00000110";&l

55、t;p>　　WHEN "0010"=>DOUT<="01011011";　　WHEN "0011"=>DOUT<="01001111";　　WHEN "0100"=>DOUT<="01100110&quo

56、t;;　　WHEN "0101"=>DOUT<="01101101";　　WHEN "0110"=>DOUT<="01111101";　　WHEN "0111"=>DOUT<=&

57、quot;00000111";　　WHEN "1000"=>DOUT<="01111111";　　WHEN "1001"=>DOUT<="01101111";　　WHEN "1010&quo

58、t;=>DOUT<="01110111";　　WHEN "1011"=>DOUT<="01111100";　　WHEN "1100"=>DOUT<="00111001";　　WH

59、EN "1101"=>DOUT<="01011110";　　WHEN "1110"=>DOUT<="01111001";　　WHEN "1111"=>DOUT<="01000000";</p&g

60、t;　　WHEN OTHERS=>DOUT<="00000000";　　END CASE;　　END PROCESS;　　H<=DOUT(7);　　G<=DOUT(6)

61、;　　F<=DOUT(5);　　E<=DOUT(4);　　D<=DOUT(3);　　C<=DOUT(2);　　B<=DOUT(1);　　A<=DOUT(

62、0);　　END BEHAV;　　圖4.5 deled模塊　　4.6、seltime模塊　　實(shí)現(xiàn)程序如下:　　library ieee;　　use

63、ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity seltime is　　port(　　ckdsp : in std_logic;

64、　　reset : in std_logic;　　second : in std_logic_vector(7 downto 0);　　minute : in std_logic_vector(7 downto 0);　　hour : in std_logic_vector(7 downto

65、 0);　　daout : out std_logic_vector(3 downto 0);　　sel : out std_logic_vector(2 downto 0));　　end seltime;　　architecture behav of seltime i

66、s　　signal sec : std_logic_vector(2 downto 0);　　begin　　process(reset,ckdsp)　　begin<p

67、>　　if(reset='0') then　　sec<="000";　　elsif(ckdsp'event and ckdsp='1') then 　　if(sec="111") then<

68、p>　　sec<="000";　　else　　sec<=sec+1;　　end if;　　end if;</p&g

69、t;　　end process;　　process(sec,second,minute,hour)　　begin　　case sec is　　when "000"=>daout<=

70、second(3 downto 0);　　when "001"=>daout<=second(7 downto 4);　　when "011"=>daout<=minute(3 downto 0);　　when "100"=>

71、;daout<=minute(7 downto 4);　　when "110"=>daout<=hour(3 downto 0);　　when "111"=>daout<=hour(7 downto 4);　　when others=>d

72、aout<="1111";　　end case;　　end process;　　sel<=sec;　　end behav;

73、　　圖4.6 seltime模塊　　五、功能實(shí)現(xiàn)簡(jiǎn)述　　5.1、具有時(shí)、分、秒計(jì)數(shù)顯示功能，以24小時(shí)循環(huán)計(jì)時(shí)。其中SECOND模塊為60進(jìn)制BCD碼計(jì)數(shù)電路，實(shí)現(xiàn)秒計(jì)時(shí)功能；MINUTE為60進(jìn)制BCD碼計(jì)數(shù)電路，實(shí)現(xiàn)分計(jì)時(shí)功能；HOUR模塊為24進(jìn)制BCD碼計(jì)數(shù)電路，實(shí)現(xiàn)小時(shí)計(jì)時(shí)功能。&

74、lt;p>　　5.2、有驅(qū)動(dòng)8位七段共陰極掃描數(shù)碼管的片選驅(qū)動(dòng)信號(hào)輸出和七段碼輸出。SELTIME模塊產(chǎn)生8位數(shù)碼管的掃描驅(qū)動(dòng)信號(hào)SEL[2..0]和時(shí)鐘顯示數(shù)據(jù)（動(dòng)態(tài)顯示）DAOUT[3..0]。DELED模塊則為數(shù)碼管顯示時(shí)鐘數(shù)據(jù)的7段譯碼電路。　　根據(jù)圖1所示原理圖，對(duì)其進(jìn)行仿真，其仿真圖如下：　　圖5.1 實(shí)驗(yàn)仿真圖

75、　　完成功能仿真之后，如圖所示對(duì)其進(jìn)行管腳鎖定，并下載到目標(biāo)芯片，將第一全局時(shí)鐘CLK1的跳線器接1Hz，第二全局時(shí)鐘CLK2的跳線器接1024Hz，第三全局時(shí)鐘CLK3的跳線器接32768Hz。撥位開(kāi)關(guān)KD1為清零控制開(kāi)關(guān)（高電平有效），KD2、KD3分別為小時(shí)調(diào)節(jié)、分鐘調(diào)節(jié)允許端（低電平允許調(diào)節(jié)，高電平禁止調(diào)節(jié)/正常計(jì)時(shí)）。按鍵K2、K3分別為小時(shí)調(diào)節(jié)、分鐘調(diào)節(jié)按鍵（僅當(dāng)KD2、KD3為低電平允許調(diào)節(jié)時(shí)有效），只

76、能加調(diào)節(jié)。數(shù)碼管SM6-SM1分別顯示小時(shí)，分鐘，秒。　　結(jié)果顯示　　圖6.1 實(shí)驗(yàn)顯示圖　　心得體會(huì)　　這次實(shí)驗(yàn)中積累了如下經(jīng)驗(yàn)：　　1、系統(tǒng)設(shè)計(jì)進(jìn)要

77、行充分的方案論證，不可盲目就動(dòng)手去做；　　2、實(shí)驗(yàn)中對(duì)每一個(gè)細(xì)節(jié)部分都要全面思考，要對(duì)特殊情況進(jìn)行處理；　　3、對(duì)于數(shù)字系統(tǒng)，要考慮同步、異步問(wèn)題；　　4、數(shù)字電路的理論分析要結(jié)合時(shí)序圖；　　5、遇到問(wèn)題，要順藤摸瓜，分析清楚，不可胡亂改動(dòng)，每做一次改變都要有充分的理由；

78、　　6、模塊化設(shè)計(jì)方法的優(yōu)點(diǎn)在于其簡(jiǎn)潔性，但是在實(shí)驗(yàn)設(shè)計(jì)中也發(fā)現(xiàn)，在實(shí)驗(yàn)最終電路確定之前，要盡量減少模塊重疊嵌套，因?yàn)樵诳偟碾娐非枚ㄖ埃娐愤€不成熟，很多地方需要改進(jìn)，如果在開(kāi)始時(shí)就進(jìn)行多層模塊化，里層模塊電路的修改將影響其外層的全部電路，這樣就是牽一發(fā)動(dòng)全身，很顯然，這樣將導(dǎo)致電路設(shè)計(jì)的低效，所以在設(shè)計(jì)過(guò)程中，一定要盡量減少超過(guò)兩層的模塊；　　7、遇

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