課程設計---四位搶答器

1、<p><b>　　《EDA技術(shù)》</b></p><p><b>　　課程設計報告</b></p><p>　　專 業(yè)： 電子信息工程 </p><p>　　班 級： </p><p>　

2、　姓 名： </p><p>　　指導教師： </p><p><b>　　年 月 日</b></p><p>　　目 錄</p><p>　　1.目的……………………………………

3、………………(2)</p><p>　　2.課程設計題目描述及要求……………………………(2)</p><p>　　2.1 題目描述…………………………………………(2)</p><p>　　2.2 要求………………………………………………(2)</p><p>　　3.課程設計報告內(nèi)容……………………………………(4)</p>

4、<p>　　3.1課程設計作品的功能……………………………(4)</p><p>　　3.2課程設計原程序與簡要說明……………………(4)</p><p>　　3.3時序控制模塊仿真波形分析……………………(6) </p><p>　　4.總結(jié)……………………………………………………(7)</p><p>　　5.參考書目…

5、……………………………………………(7)</p><p><b>　　1.目的</b></p><p>　　《EDA課程設計》（注：EDA即電子設計自動化，Electronics Design Automation）是繼《模擬電子技術(shù)基礎(chǔ)》、《數(shù)字電子技術(shù)基礎(chǔ)》、《電子技術(shù)基礎(chǔ)實驗》課程后，電氣類、自控類和電子類等專業(yè)學生在電子技術(shù)實驗技能方面綜合性質(zhì)的實驗訓練課程，

6、是電子技術(shù)基礎(chǔ)的一個部分，其目的和任務是通過一周的時間，讓學生掌握EDA的基本方法，熟悉一種EDA軟件（MAXPLUS2），并能利用EDA軟件設計一個電子技術(shù)綜合問題，并在實驗板上成功下載，為以后進行工程實際問題的研究打下設計基礎(chǔ)。</p><p>　　2. 課程設計題目描述和要求</p><p><b>　　2.1 題目描述</b></p><p

7、><b>　　課題2：搶答器</b></p><p>　　采用EDA技術(shù)，設計一個4人搶答器。系統(tǒng)圖如下：</p><p><b>　　2.2 要求</b></p><p>　?。?）1個主持鍵、4個搶答鍵。</p><p>　?。?）搶答的鍵號用一個數(shù)碼管顯示（可以采用靜態(tài)顯示）。</

8、p><p>　?。?）搶答的時間用兩位數(shù)碼管顯示（可以采用靜態(tài)顯示），精確到0.1s。</p><p>　　（4）主持鍵按下，4個搶答鍵才有效，時間從0.0s開始計時。</p><p>　?。?）當時間到8.7s還沒人按搶答鍵，搶答停止，搶答鍵無效；當主持鍵再次按下才有效。</p><p>　?。?）在規(guī)定時間內(nèi)搶答鍵按下時，顯示先按下的鍵號，時

9、間停止，搶答鍵無效；當主持鍵再次按下才有效。</p><p>　?。?）必須先進行前仿真，并打印出仿真波形。</p><p>　?。?）按要求寫好設計報告（設計報告內(nèi)容包括：引言，方案設計與論證，總體設計，各模塊設計，調(diào)試與數(shù)據(jù)分析，總結(jié)）。</p><p>　　3.課程設計報告內(nèi)容</p><p>　　3.1課程設計作品的功能</p&

10、gt;<p>　　1個主持鍵、4個搶答鍵。</p><p>　　主持鍵按下，4個搶答鍵有效，時間從0.0s開始計時。搶答開始，當時間到8.7s還沒人按搶答鍵，搶答停止，搶答鍵無效，當主持鍵再次按下時才有效。</p><p>　　3.2課程設計原程序與簡要說明</p><p><b>　　搶答器分為四個模塊</b></p>

11、;<p><b>　?。?）選擇器件程序</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity xuanze

12、 is</p><p>　　port (k3:in std_logic;</p><p>　　k2:in std_logic;</p><p>　　k1:in std_logic;</p><p>　　k0:in std_logic;</p><p>　　ldn,main,clm,clk:in std_logic;&l

13、t;/p><p>　　y:out std_logic_vector(6 downto 0)</p><p><b>　　);</b></p><p><b>　　end;</b></p><p>　　architecture behave of xuanze is</p><p>

14、;　　signal n:std_logic_vector(6 downto 0);</p><p>　　signal s:std_logic_vector(3 downto 0);</p><p>　　signal l:std_logic;</p><p><b>　　begin</b></p><p>　　p1:pro

15、cess(l,ldn,clm,main,s,clk,k0,k1,k2,k3,n)</p><p><b>　　begin</b></p><p>　　s(0)<=k0;s(1)<=k1;s(2)<=k2;s(3)<=k3;</p><p><b>　　l<=ldn;</b></p>

16、<p>　　if (clm='0') then n<="0000000";</p><p><b>　　else</b></p><p>　　if (main='1') then</p><p>　　if l='1' then</p><

17、p>　　if (clk'event and clk='1') then</p><p>　　if s="1000" then n<="0110011" ; </p><p>　　elsif s="0100" then n<="1111001"; </p>

18、<p>　　elsif s="0010" then n<="1101101"; </p><p>　　elsif s="0001" then n<="0110000"; </p><p>　　else n<=null;</p><p><b>　　e

19、nd if;</b></p><p><b>　　end if;</b></p><p>　　else n<=n;</p><p><b>　　end if;</b></p><p>　　else n<=n;</p><p><b>　　en

20、d if;</b></p><p><b>　　end if;</b></p><p>　　end process p1;</p><p><b>　　y<=n;</b></p><p>　　end behave;</p><p>　?。?）保持信號持續(xù)輸出

21、器件程序</p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　entity qijian is</p><p>　　port (n:in std_logic_vector(6 downto 0);</p><p>　　y:ou

22、t std_logic);</p><p><b>　　end;</b></p><p>　　architecture behave of qijian is </p><p><b>　　begin</b></p><p>　　process(n)</p><p><

23、b>　　begin</b></p><p>　　if n="0110011" then y<='1' ; </p><p>　　elsif n="1111001" then y<='1' ; </p><p>　　elsif n="1101101"

24、; then y<='1' ; </p><p>　　elsif n="0110000" then y<='1' ; </p><p>　　else y<='0';</p><p><b>　　end if;</b></p><p>　

25、　end process ;</p><p>　　end behave;</p><p><b>　　（3）計數(shù)器原理圖</b></p><p><b>　?。?）檢測器件程序</b></p><p>　　library ieee;</p><p>　　use ieee.st

26、d_logic_1164.all;</p><p>　　entity jiance is</p><p>　　port (x:in std_logic_vector(3 downto 0);</p><p>　　g:in std_logic_vector(3 downto 0);</p><p>　　y:out std_logic);<

27、/p><p>　　end jiance;</p><p>　　architecture behave of jiance is</p><p>　　signal ys:std_logic;</p><p><b>　　begin</b></p><p>　　process(x,g)</p>

28、<p><b>　　begin</b></p><p>　　if x="0111" then</p><p>　　if g="1000" then</p><p><b>　　ys<='1';</b></p><p><

29、;b>　　else</b></p><p><b>　　ys<='0';</b></p><p><b>　　end if;</b></p><p>　　else ys<='0';</p><p><b>　　end if;&l

30、t;/b></p><p>　　end process;</p><p><b>　　y<=ys;</b></p><p>　　end behave;</p><p>　　四個搶答鍵和主持人鍵是在選擇器件上有選擇器件控制選擇，</p><p>　　選擇后進入保持系統(tǒng)保持信號輸出此時計數(shù)

31、器停止計時并清零</p><p>　　主持人按鍵后，計數(shù)器開始計時到達8.7秒時通過檢測元件</p><p>　　如果還是沒人搶答，計數(shù)器停止計時，當主持人安了清零鍵后</p><p>　　再按主持人鍵后，又可以繼續(xù)搶答</p><p>　　3.3時序模塊仿真波形分析</p><p>　　選擇后 顯示出選擇號碼 并時

32、間清零</p><p>　　到了8.7秒還沒選擇 8.7秒保持 主持人按下清零 并再按一下主持人鍵 繼續(xù)選擇。</p><p><b>　　4.總結(jié)</b></p><p>　　這次EDA課程設計，使我更加的了解了EDA，VHDL語言和外部設備的接線，也讓我更加了解了EDA設計的流程和原理。</p><p>　　通過這次

33、課程設計使我懂得了理論與實際相結(jié)合是很重要的，只有理論知識是遠遠不夠的，只有把所學的理論知識與實踐相結(jié)合起來，從理論中得出結(jié)論，進而提高自己的實際動手能力和獨立思考的能力，提高了計算能力，繪圖能力，熟悉了規(guī)范和標準，在設計的過程中，遇到過各種各樣的問題，同時在設計的過程中發(fā)現(xiàn)了自己的不足之處，對以前所學過的知識理解得不夠深刻，掌握得不夠牢固。</p><p>　　經(jīng)過這次的課程設計，雖然只是短短的幾天。但是在這次

34、的課程設計中不僅檢驗了我所學習的知識，也培養(yǎng)了我的學習興趣和動手能力。在設計過程中，與同學分工設計，和同學們相互探討，相互學習。</p><p>　　課程設計是我們專業(yè)課程知識綜合應用的實踐訓練,也是我們邁向社會，從事職業(yè)工作前一個必不少的過程,今天認真的進行課程設計，學會腳踏實地邁開這一步，就是為明天能穩(wěn)健地在社會大潮中奔跑打下堅實的基礎(chǔ)。在此我要感謝對我?guī)椭娜耍€要感謝老師對我的細心指導，讓我學會了團隊合作